common/I2C/USI_TWI_Master.c

   1 /*****************************************************************************\r
   2 *\r
   3 * Atmel Corporation\r
   4 *\r
   5 * File              : USI_TWI_Master.c\r
   6 * Compiler          : AVRGCC Toolchain version 3.4.2\r
   7 * Revision          : $Revision: 992 $\r
   8 * Date              : $Date: 2013-11-07 $\r
   9 * Updated by        : $Author: Atmel $\r
  10 *\r
  11 * Support mail      : avr@atmel.com\r
  12 *\r
  13 * Supported devices : All device with USI module can be used.\r
  14 *                     The example is written for the ATmega169, ATtiny26 and ATtiny2313\r
  15 *\r
  16 * AppNote           : AVR310 - Using the USI module as a TWI Master\r
  17 *\r
  18 * Description       : This is an implementation of an TWI master using\r
  19 *                     the USI module as basis. The implementation assumes the AVR to\r
  20 *                     be the only TWI master in the system and can therefore not be\r
  21 *                     used in a multi-master system.\r
  22 * Usage             : Initialize the USI module by calling the USI_TWI_Master_Initialise() \r
  23 *                     function. Hence messages/data are transceived on the bus using\r
  24 *                     the USI_TWI_Transceive() function. The transceive function \r
  25 *                     returns a status byte, which can be used to evaluate the \r
  26 *                     success of the transmission.\r
  27 *\r
  28 ****************************************************************************/\r
  29 #define F_CPU 8000000UL\r
  30 #include <avr/io.h>\r
  31 #include "USI_TWI_Master.h"\r
  32 #include <util/delay.h>\r
  33 \r
  34 unsigned char USI_TWI_Master_Transfer( unsigned char );\r
  35 unsigned char USI_TWI_Master_Stop( void );\r
  36 \r
  37 union  USI_TWI_state\r
  38 {\r
  39   unsigned char errorState;         // Can reuse the TWI_state for error states due to that it will not be need if there exists an error.\r
  40   struct\r
  41   {\r
  42     unsigned char addressMode         : 1;\r
  43     unsigned char masterWriteDataMode : 1;\r
  44     unsigned char unused              : 6;\r
  45   }; \r
  46 }   USI_TWI_state;\r
  47 \r
  48 /*---------------------------------------------------------------\r
  49  USI TWI single master initialization function\r
  50 ---------------------------------------------------------------*/\r
  51 void USI_TWI_Master_Initialise( void )\r
  52 {\r
  53   PORT_USI |= (1<<PIN_USI_SDA);           // Enable pullup on SDA, to set high as released state.\r
  54   PORT_USI |= (1<<PIN_USI_SCL);           // Enable pullup on SCL, to set high as released state.\r
  55   \r
  56   DDR_USI  |= (1<<PIN_USI_SCL);           // Enable SCL as output.\r
  57   DDR_USI  |= (1<<PIN_USI_SDA);           // Enable SDA as output.\r
  58   \r
  59   USIDR    =  0xFF;                       // Preload dataregister with "released level" data.\r
  60   USICR    =  (0<<USISIE)|(0<<USIOIE)|                            // Disable Interrupts.\r
  61               (1<<USIWM1)|(0<<USIWM0)|                            // Set USI in Two-wire mode.\r
  62               (1<<USICS1)|(0<<USICS0)|(1<<USICLK)|                // Software stobe as counter clock source\r
  63               (0<<USITC);\r
  64   USISR   =   (1<<USISIF)|(1<<USIOIF)|(1<<USIPF)|(1<<USIDC)|      // Clear flags,\r
  65               (0x0<<USICNT0);                                     // and reset counter.\r
  66 }\r
  67 \r
  68 /*---------------------------------------------------------------\r
  69 Use this function to get hold of the error message from the last transmission\r
  70 ---------------------------------------------------------------*/\r
  71 unsigned char USI_TWI_Get_State_Info( void )\r
  72 {\r
  73   return ( USI_TWI_state.errorState );                            // Return error state.\r
  74 }\r
  75 \r
  76 /*---------------------------------------------------------------\r
  77  USI Transmit and receive function. LSB of first byte in data \r
  78  indicates if a read or write cycles is performed. If set a read\r
  79  operation is performed.\r
  80 \r
  81  Function generates (Repeated) Start Condition, sends address and\r
  82  R/W, Reads/Writes Data, and verifies/sends ACK.\r
  83  \r
  84  Success or error code is returned. Error codes are defined in \r
  85  USI_TWI_Master.h\r
  86 ---------------------------------------------------------------*/\r
  87 unsigned char USI_TWI_Start_Transceiver_With_Data( unsigned char *msg, unsigned char msgSize)\r
  88 {\r
  89   unsigned char tempUSISR_8bit = (1<<USISIF)|(1<<USIOIF)|(1<<USIPF)|(1<<USIDC)|      // Prepare register value to: Clear flags, and\r
  90                                  (0x0<<USICNT0);                                     // set USI to shift 8 bits i.e. count 16 clock edges.\r
  91   unsigned char tempUSISR_1bit = (1<<USISIF)|(1<<USIOIF)|(1<<USIPF)|(1<<USIDC)|      // Prepare register value to: Clear flags, and\r
  92                                  (0xE<<USICNT0);                                     // set USI to shift 1 bit i.e. count 2 clock edges.\r
  93 \r
  94   USI_TWI_state.errorState = 0;\r
  95   USI_TWI_state.addressMode = TRUE;\r
  96 \r
  97 #ifdef PARAM_VERIFICATION\r
  98   if(msg > (unsigned char*)RAMEND)                 // Test if address is outside SRAM space\r
  99   {\r
 100     USI_TWI_state.errorState = USI_TWI_DATA_OUT_OF_BOUND;\r
 101     return (FALSE);\r
 102   }\r
 103   if(msgSize <= 1)                                 // Test if the transmission buffer is empty\r
 104   {\r
 105     USI_TWI_state.errorState = USI_TWI_NO_DATA;\r
 106     return (FALSE);\r
 107   }\r
 108 #endif\r
 109 \r
 110 #ifdef NOISE_TESTING                                // Test if any unexpected conditions have arrived prior to this execution.\r
 111   if( USISR & (1<<USISIF) )\r
 112   {\r
 113     USI_TWI_state.errorState = USI_TWI_UE_START_CON;\r
 114     return (FALSE);\r
 115   }\r
 116   if( USISR & (1<<USIPF) )\r
 117   {\r
 118     USI_TWI_state.errorState = USI_TWI_UE_STOP_CON;\r
 119     return (FALSE);\r
 120   }\r
 121   if( USISR & (1<<USIDC) )\r
 122   {\r
 123     USI_TWI_state.errorState = USI_TWI_UE_DATA_COL;\r
 124     return (FALSE);\r
 125   }\r
 126 #endif\r
 127 \r
 128   if ( !(*msg & (1<<TWI_READ_BIT)) )                // The LSB in the address byte determines if is a masterRead or masterWrite operation.\r
 129   {\r
 130     USI_TWI_state.masterWriteDataMode = TRUE;\r
 131   }\r
 132 \r
 133 /* Release SCL to ensure that (repeated) Start can be performed */\r
 134   PORT_USI |= (1<<PIN_USI_SCL);                     // Release SCL.\r
 135   while( !(PIN_USI & (1<<PIN_USI_SCL)) );          // Verify that SCL becomes high.\r
 136 #ifdef TWI_FAST_MODE\r
 137   _delay_us( T4_TWI/4 );                         // Delay for T4TWI if TWI_FAST_MODE\r
 138 #else\r
 139   _delay_us( T2_TWI/4 );                         // Delay for T2TWI if TWI_STANDARD_MODE\r
 140 #endif\r
 141 \r
 142 /* Generate Start Condition */\r
 143   PORT_USI &= ~(1<<PIN_USI_SDA);                    // Force SDA LOW.\r
 144   _delay_us( T4_TWI/4 );                         \r
 145   PORT_USI &= ~(1<<PIN_USI_SCL);                    // Pull SCL LOW.\r
 146   PORT_USI |= (1<<PIN_USI_SDA);                     // Release SDA.\r
 147 \r
 148 #ifdef SIGNAL_VERIFY\r
 149   if( !(USISR & (1<<USISIF)) )\r
 150   {\r
 151     USI_TWI_state.errorState = USI_TWI_MISSING_START_CON;  \r
 152     return (FALSE);\r
 153   }\r
 154 #endif\r
 155 \r
 156 /*Write address and Read/Write data */\r
 157   do\r
 158   {\r
 159     /* If masterWrite cycle (or inital address tranmission)*/\r
 160     if (USI_TWI_state.addressMode || USI_TWI_state.masterWriteDataMode)\r
 161     {\r
 162       /* Write a byte */\r
 163       PORT_USI &= ~(1<<PIN_USI_SCL);                // Pull SCL LOW.\r
 164       USIDR     = *(msg++);                        // Setup data.\r
 165       USI_TWI_Master_Transfer( tempUSISR_8bit );    // Send 8 bits on bus.\r
 166       \r
 167       /* Clock and verify (N)ACK from slave */\r
 168       DDR_USI  &= ~(1<<PIN_USI_SDA);                // Enable SDA as input.\r
 169       if( USI_TWI_Master_Transfer( tempUSISR_1bit ) & (1<<TWI_NACK_BIT) ) \r
 170       {\r
 171         if ( USI_TWI_state.addressMode )\r
 172           USI_TWI_state.errorState = USI_TWI_NO_ACK_ON_ADDRESS;\r
 173         else\r
 174           USI_TWI_state.errorState = USI_TWI_NO_ACK_ON_DATA;\r
 175         return (FALSE);\r
 176       }\r
 177       USI_TWI_state.addressMode = FALSE;            // Only perform address transmission once.\r
 178     }\r
 179     /* Else masterRead cycle*/\r
 180     else\r
 181     {\r
 182       /* Read a data byte */\r
 183       DDR_USI   &= ~(1<<PIN_USI_SDA);               // Enable SDA as input.\r
 184       *(msg++)  = USI_TWI_Master_Transfer( tempUSISR_8bit );\r
 185 \r
 186       /* Prepare to generate ACK (or NACK in case of End Of Transmission) */\r
 187       if( msgSize == 1)                            // If transmission of last byte was performed.\r
 188       {\r
 189         USIDR = 0xFF;                              // Load NACK to confirm End Of Transmission.\r
 190       }\r
 191       else\r
 192       {\r
 193         USIDR = 0x00;                              // Load ACK. Set data register bit 7 (output for SDA) low.\r
 194       }\r
 195       USI_TWI_Master_Transfer( tempUSISR_1bit );   // Generate ACK/NACK.\r
 196     }\r
 197   }while( --msgSize) ;                             // Until all data sent/received.\r
 198   \r
 199   USI_TWI_Master_Stop();                           // Send a STOP condition on the TWI bus.\r
 200 \r
 201 /* Transmission successfully completed*/\r
 202   return (TRUE);\r
 203 }\r
 204 \r
 205 /*---------------------------------------------------------------\r
 206  Core function for shifting data in and out from the USI.\r
 207  Data to be sent has to be placed into the USIDR prior to calling\r
 208  this function. Data read, will be return'ed from the function.\r
 209 ---------------------------------------------------------------*/\r
 210 unsigned char USI_TWI_Master_Transfer( unsigned char temp )\r
 211 {\r
 212   USISR = temp;                                     // Set USISR according to temp.\r
 213                                                     // Prepare clocking.\r
 214   temp  =  (0<<USISIE)|(0<<USIOIE)|                 // Interrupts disabled\r
 215            (1<<USIWM1)|(0<<USIWM0)|                 // Set USI in Two-wire mode.\r
 216            (1<<USICS1)|(0<<USICS0)|(1<<USICLK)|     // Software clock strobe as source.\r
 217            (1<<USITC);                              // Toggle Clock Port.\r
 218   do\r
 219   {\r
 220     _delay_us( T2_TWI/4 );              \r
 221     USICR = temp;                          // Generate positve SCL edge.\r
 222     while( !(PIN_USI & (1<<PIN_USI_SCL)) );// Wait for SCL to go high.\r
 223     _delay_us( T4_TWI/4 );              \r
 224     USICR = temp;                          // Generate negative SCL edge.\r
 225   }while( !(USISR & (1<<USIOIF)) );        // Check for transfer complete.\r
 226   \r
 227   _delay_us( T2_TWI/4 );                \r
 228   temp  = USIDR;                           // Read out data.\r
 229   USIDR = 0xFF;                            // Release SDA.\r
 230   DDR_USI |= (1<<PIN_USI_SDA);             // Enable SDA as output.\r
 231 \r
 232   return temp;                             // Return the data from the USIDR\r
 233 }\r
 234 \r
 235 /*---------------------------------------------------------------\r
 236  Function for generating a TWI Stop Condition. Used to release \r
 237  the TWI bus.\r
 238 ---------------------------------------------------------------*/\r
 239 unsigned char USI_TWI_Master_Stop( void )\r
 240 {\r
 241   PORT_USI &= ~(1<<PIN_USI_SDA);           // Pull SDA low.\r
 242   PORT_USI |= (1<<PIN_USI_SCL);            // Release SCL.\r
 243   while( !(PIN_USI & (1<<PIN_USI_SCL)) );  // Wait for SCL to go high.\r
 244   _delay_us( T4_TWI/4 );               \r
 245   PORT_USI |= (1<<PIN_USI_SDA);            // Release SDA.\r
 246   _delay_us( T2_TWI/4 );                \r
 247   \r
 248 #ifdef SIGNAL_VERIFY\r
 249   if( !(USISR & (1<<USIPF)) )\r
 250   {\r
 251     USI_TWI_state.errorState = USI_TWI_MISSING_STOP_CON;    \r
 252     return (FALSE);\r
 253   }\r
 254 #endif\r
 255 \r
 256   return (TRUE);\r
 257 }\r
 258 \r
 259 \r
 260 \r
 261 unsigned char I2c_WriteByte(unsigned char msg) {\r
 262   unsigned char tempUSISR_8bit = (1<<USISIF)|(1<<USIOIF)|(1<<USIPF)|(1<<USIDC)|      // Prepare register value to: Clear flags, and\r
 263   (0x0<<USICNT0);                                     // set USI to shift 8 bits i.e. count 16 clock edges.\r
 264   unsigned char tempUSISR_1bit = (1<<USISIF)|(1<<USIOIF)|(1<<USIPF)|(1<<USIDC)|      // Prepare register value to: Clear flags, and\r
 265   (0xE<<USICNT0);                                     // set USI to shift 1 bit i.e. count 2 clock edges.\r
 266 \r
 267         /* Write a byte */\r
 268         PORT_USI &= ~(1<<PIN_USI_SCL);                // Pull SCL LOW.\r
 269         USIDR     = msg;                        // Setup data.\r
 270         USI_TWI_Master_Transfer( tempUSISR_8bit );    // Send 8 bits on bus.\r
 271         /* Clock and verify (N)ACK from slave */\r
 272         DDR_USI  &= ~(1<<PIN_USI_SDA);                // Enable SDA as input.\r
 273         if( USI_TWI_Master_Transfer( tempUSISR_1bit ) & (1<<TWI_NACK_BIT) ){\r
 274                 if ( USI_TWI_state.addressMode )\r
 275                         USI_TWI_state.errorState = USI_TWI_NO_ACK_ON_ADDRESS;\r
 276                 else\r
 277                         USI_TWI_state.errorState = USI_TWI_NO_ACK_ON_DATA;\r
 278                 return 2;\r
 279         }\r
 280         return 0;\r
 281 }\r
 282 unsigned char I2c_ReadByte(unsigned char ack_mode) {\r
 283   unsigned char tempUSISR_8bit = (1<<USISIF)|(1<<USIOIF)|(1<<USIPF)|(1<<USIDC)|      // Prepare register value to: Clear flags, and\r
 284   (0x0<<USICNT0);                                     // set USI to shift 8 bits i.e. count 16 clock edges.\r
 285   unsigned char tempUSISR_1bit = (1<<USISIF)|(1<<USIOIF)|(1<<USIPF)|(1<<USIDC)|      // Prepare register value to: Clear flags, and\r
 286   (0xE<<USICNT0);                                     // set USI to shift 1 bit i.e. count 2 clock edges.\r
 287         \r
 288         /* Read a data byte */\r
 289         DDR_USI   &= ~(1<<PIN_USI_SDA);               // Enable SDA as input.\r
 290     unsigned char msg = USI_TWI_Master_Transfer( tempUSISR_8bit );\r
 291 \r
 292     /* Prepare to generate ACK (or NACK in case of End Of Transmission) */\r
 293     if( ack_mode == NO_ACK) {                           // If transmission of last byte was performed.\r
 294                 USIDR = 0xFF;                              // Load NACK to confirm End Of Transmission.\r
 295     } else   {\r
 296                 USIDR = 0x00;                              // Load ACK. Set data register bit 7 (output for SDA) low.\r
 297     }\r
 298     USI_TWI_Master_Transfer( tempUSISR_1bit );   // Generate ACK/NACK.\r
 299         return msg;\r
 300 }\r
 301 \r
 302 void I2c_StartCondition(void) {\r
 303 /* Release SCL to ensure that (repeated) Start can be performed */\r
 304 PORT_USI |= (1<<PIN_USI_SCL);                     // Release SCL.\r
 305 while( !(PIN_USI & (1<<PIN_USI_SCL)) );          // Verify that SCL becomes high.\r
 306 #ifdef TWI_FAST_MODE\r
 307 _delay_us( T4_TWI/4 );                         // Delay for T4TWI if TWI_FAST_MODE\r
 308 #else\r
 309 _delay_us( T2_TWI/4 );                         // Delay for T2TWI if TWI_STANDARD_MODE\r
 310 #endif\r
 311 \r
 312 /* Generate Start Condition */\r
 313 PORT_USI &= ~(1<<PIN_USI_SDA);                    // Force SDA LOW.\r
 314 _delay_us( T4_TWI/4 );\r
 315 PORT_USI &= ~(1<<PIN_USI_SCL);                    // Pull SCL LOW.\r
 316 PORT_USI |= (1<<PIN_USI_SDA);                     // Release SDA.\r
 317         \r
 318         \r
 319 }\r
 320 void I2c_StopCondition(void) {\r
 321         USI_TWI_Master_Stop();\r
 322 }\r